在FPGA中，我们可以使用PWM(脉宽调制)技术来驱动蜂鸣器。PWM技术利用了微控制器或处理器的输出信号的高电平和低电平来表示数字脉冲。通过改变高电平的时间长短，我们可以模拟出一个模拟信号，从而控制蜂鸣器的开关状态。
首先，我们需要一个计数器来对系统时钟进行分频。计数器是一种可以计数的电路，它的工作原理是将输入的脉冲信号转换为二进制数，然后计数每个脉冲信号的个数。通过改变计数器的计数终值，我们可以改变PWM信号的频率，从而实现调节PWM信号的目的。
在FPGA中，我们通常使用硬编码的方式来设置计数器的计数终值。这意味着我们需要预先知道PWM信号的频率，然后将这个频率除以系统的时钟频率，得到的结果就是计数器的计数终值。
最后，我们使用PWM信号来控制蜂鸣器电路。当PWM信号的高电平时，蜂鸣器打开；当PWM信号的低电平时，蜂鸣器关闭。通过改变PWM信号的占空比，我们可以改变蜂鸣器的音量。
总的来说，在FPGA中使用PWM来驱动蜂鸣器是一种非常有效的方法。通过使用计数器对系统时钟进行分频，我们可以灵活地调节PWM信号的频率和占空比，从而实现精确的音量控制和声音延迟控制。
```verilog
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// Module: Beeper
// Author: Step
// Description: Beeper
// Web: www.stepfapga.com
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module Beeper (
clk_in, // 系统时钟输入
rst_n_in, // 系统复位，低有效输入
tone_en, // 蜂鸣器使能信号输入
tone [4:0], // 蜂鸣器音节控制输出
piano_out // 蜂鸣器控制输出
);
// 无源蜂鸣器可以发出不同的音节，与蜂鸣器震动的频率(等于蜂鸣器控制信号的频率)相关，
// 为了让蜂鸣器控制信号产生不同的频率，我们使用计数器计数(分频)实现，不同的音节控制对应不同的计数终值(分频系数)
// 计数器根据计数终值计数并分频，产生蜂鸣器控制信号
reg [15:0] time_end; // 根据不同的音节控制，选择对应的计数终值(分频系数)
// 低音1的频率为261.6Hz,蜂鸣器控制信号周期应为12MHz/261.6Hz = 45871.5,
// 因为本设计中蜂鸣器控制信号是按计数器周期翻转的，所以几种终值 = 45871.5/2 = 22936
// 需要计数22936个，计数范围为0 ~ (22936-1),所以time_end = 22935
always @(tone) begin
case(tone)
5'd1: time_end = 16'd22935; // L1,
5'd2: time_end = 16'd20428; // L2,
5'd3: time_end = 16'd18203; // L3,
5'd4: time_end = 16'd17181; // L4,
5'd5: time_end = 16'd15305; // L5,
5'd6: time_end = 16'd13635; // L6,
5'd7: time_end = 16'd12147; // L7,
5'd8: time_end = 16'd11464; // M1,
5'd9: time_end = 16'd10215; // M2,
5'd10: time_end = 16'd9100; // M3,
5'd11: time_end = 16'd8589; // M4,
5'd12: time_end = 16'd7652; // M5,
5'd13: time_end = 16'd6817; // M6,
5'd14: time_end = 16'd6073; // M7,
5'd15: time_end = 16'd5740; // H1,
5'd16: time_end = 16'd5107; // H2,
5'd17: time_end = 16'd4549; // H3,
5'd18: time_end = 16'd4294; // H4,
5'd19: time_end = 16'd3825; // H5,
5'd20: time_end = 16'd3408; // H6,
5'd21: time_end = 16'd3036; // H7,
default:time_end = 16'd65535;
endcase
end
reg [17:0] time_cnt; // 当蜂鸣器使能时，计数器按照计数终值(分频系数)计数
always @(posedge clk_in or negedge rst_n_in) begin
if (!rst_n_in) begin
time_cnt <= 1b0;
end else if (!tone_en) begin
time_cnt <= 1b0;
end else if (time_cnt >= time_end) begin
time_cnt <= 1b0;
end else begin
time_cnt <= time_cnt + 1b1;
end
end
// 根据计数器的周期，翻转蜂鸣器控制信号
always @(posedge clk_in or negedge rst_n_in) begin
if (!rst_n_in) begin
piano_out <= 1b0;
end else if (time_cnt == time_end) begin
piano_out <= ~piano_out; // 蜂鸣器控制输出翻转，两次翻转为1Hz
end else begin
piano_out <= piano_out;
end
end
endmodule
```
